Arquitectura basada en cores para control de transferencias de datos en soc

Resumen

Muchos circuitos electrónicos requieren controlar el intercambio de grandes cantidades de datos a muy alta velocidad: maquinaria industrial como empaquetadoras, etiquetadoras o fresadoras, periféricos de PCs como impresoras, plotters o grabadoras, equipos audiovisuales, teléfonos móviles, etc. Esta Tesis propone una arquitectura flexible y escalable para control de transferencia de datos entre módulos embebidos en un único circuito integrado (SoC). El punto de partida es la especificación de un modelo de SoC los suficientemente genérico como para ser válido en una gran variedad de aplicaciones. El diseño de este sistema se ha realizado en base a un conjunto de módulos reutilizables o cores conectados mediante una especificación estándar. La topología de interconexión seleccionada emplea un controlador y un bus dedicados exclusivamente a las transferencias de datos a la alta velocidad. Además, se ha desarrollado una plataforma de simulación válida para cualquier aplicación diseñada en base a la arquitectura propuesta. Dicha plataforma permite verificar la funcionalidad del sistema y analizar el comportamiento de parámetros de rendimiento, como la velocidad de transferencia (bitrate) y la latencia, en función de variables como el número de transferencias de datos simultáneas, el tipo de unidades de datos y el tipo de acceso a una memoria SDRAM. También se presenta un estudio que permite estimar con un alto grado de fiabilidad el rendimiento de futuras aplicaciones. Finalmente, se han implementado todos los circuitos en dos dispositivos FPGA de dos fabricantes diferentes para validar el comportamiento en tarjetas electrónicas reales, estudiar la dependencia de las descripciones de hardware (realizadas en VHDL, al nivel de transferencia entre registros -RTL) de la tecnología y comparar los resultados en área y velocidad de las diferentes implementaciones.